timing_constraints_fig_2_de

möglicher zeitlicher Versatz des Eingangssignals eines Flipflops zu seinem Taktsignal; (a) Eingangssignal ändert sich vor dem kritischen Zeitraum, eine logische 1 wird stabil übernommen; (b) Eingangssignal ändert sich während des kritischen Zeitraumes, es ist ungewiss welchen logischen Pegel das Flipflop übernimmt und wie lange eine mögliche Metastabilität exakt anhält; (c) Eingangssignal ändert sich nach dem kritischen Zeitraum, eine logische 0 wird stabil übernommen

möglicher zeitlicher Versatz des Eingangssignals eines Flipflops zu seinem Taktsignal; (a) Eingangssignal ändert sich vor dem kritischen Zeitraum, eine logische 1 wird stabil übernommen; (b) Eingangssignal ändert sich während des kritischen Zeitraumes, es ist ungewiss welchen logischen Pegel das Flipflop übernimmt und wie lange eine mögliche Metastabilität exakt anhält; (c) Eingangssignal ändert sich nach dem kritischen Zeitraum, eine logische 0 wird stabil übernommen

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