Wissenswertes

Hier möchte ich Ihnen wichtige Themen übergeben, welche für ein zuverlässiges FPGA-Design, eine flexible Systemarchitektur und eine effiziente Algorithmen-Implementierung in programmierbarer Logik beachtet werden sollten. Während vieler Projekte zu eingebetteten Systemen hat sich immer wieder gezeigt, dass die Vernachlässigung dieser Punkte entscheidende Nachteile mit sich bringen können. Die Folgen für ein Projekt sind unter anderem eine übermäßig verlängerte Entwicklungsphase und die über das erwartete Maß hinaus erhöhten Entwicklungskosten.

Vielleicht haben Sie bereits ähnliche Erfahrungen gemacht. Wählen Sie ein Thema, um mehr zu erfahren …

Systemarchitektur eingebetteter Systeme

Dieses Thema soll die Systemarchitektur eingebetteter Systeme näher betrachten. Obwohl die Systemarchitektur für die prinzipielle Funktion eines Systems nicht ausschlaggebend sein muss, so hat sie doch Einfluss auf praktische Faktoren wie die Leistungsfähigkeit, die Zuverlässigkeit oder die Erweiterbarkeit eines Systems und ist ebenfalls für die reibungslose Entwicklung und die Einsetzbarkeit eines Systems relevant.

Timing-Constraints

Die Timing-Constraints sind ein sehr wichtiger Bestandteil eines zuverlässigen FPGA-Designs. Sie ermöglichen es die Timing-Anforderungen einer synchronen digitalen Schaltung zu erfüllen. Dieser Prozess wird auch Timing-Closure genannt. Außerdem unterstützen Timing-Constraints auch die zuverlässige, effiziente und schnelle Datenübertragung zwischen zueinander asynchronen digitalen Schaltungsbestandteilen, auch als zueinander asynchrone Taktbereiche bezeichnet.

Serialisieren/Vektorisieren von VHDL Records

Oft ist es notwendig, VHDL Records zu Serialisieren, sprich in einen Vektor des Typs std_logic_vector umzuwandeln. VHDL bietet dazu keine direkte Methode. Dieser Artikel stellt eine zwar manuellen aber dennoch komfortablen Ansatz vor, VHDL Records mit überschaubarem Aufwand in Vektoren und wieder zurück zu konvertieren.